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硬件工程師筆試及面試問題
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篇一：硬件工程師筆試及面試問題
gx模擬電路
1.基爾霍夫定理的內(nèi)容是什么?(仕蘭微電子)
2.a.基爾霍夫電流定律：在電路的任一節(jié)點(diǎn)，流入、流出該節(jié)點(diǎn)電流的代數(shù)和為零
3.b.基爾霍夫電壓定律：在電路中的任一閉合電路，電壓的代數(shù)和為零。
2.平板電容公式(C=εS/4πkd)。
Ε為介質(zhì)常數(shù)， S為平板面積 d為兩平板間距
3.三極管曲線特性。
靜態(tài)工作點(diǎn) 直流和交流 飽和失真和截止失真 死區(qū)電壓 交越失真
4.描述反饋電路的概念，列舉他們的應(yīng)用。
反饋，就是在電子系統(tǒng)中，把放大電路中的輸出量(電流或電壓)的一部分或全部，通過一定形式的反饋取樣網(wǎng)絡(luò)并以一定的方式作用到輸入回路以影響放大電路輸入量的過程。包含反饋?zhàn)饔玫姆糯箅娐贩Q為反饋放大電路。
反饋的類型有：電壓串聯(lián)負(fù)反饋、電流串聯(lián)負(fù)反饋、電壓并聯(lián)負(fù)反饋、電流并聯(lián)負(fù)反饋。
負(fù)反饋對(duì)放大器性能有四種影響：a.降低放大倍數(shù) b.提高放大倍數(shù)的穩(wěn)定性,由于外界條件的變化(T℃，Vcc，器件老化等)，放大倍數(shù)會(huì)變化，其相對(duì)變化量越小，則穩(wěn)定性越高。C.減小非線性失真和噪聲 d 改變了放大器的輸入電阻Ri和輸出電阻Ro 。
對(duì)輸入電阻ri的影響：串聯(lián)負(fù)反饋使輸入電阻增加，并聯(lián)負(fù)反饋使輸入電阻減小。
對(duì)輸出電阻ro的影響：電壓負(fù)反饋使輸出電阻減小，電流負(fù)反饋使輸出電阻增加。
負(fù)反饋的應(yīng)用：電壓并聯(lián)負(fù)反饋，電流串聯(lián)負(fù)反饋，電壓串聯(lián)負(fù)反饋和電流并聯(lián)負(fù)反饋。
電壓負(fù)反饋的特點(diǎn)：電路的輸出電壓趨向于維持恒定。
電流負(fù)反饋的特點(diǎn)：電路的輸出電流趨向于維持恒定。
引入負(fù)反饋的一般原則為：
a. 為了穩(wěn)定放大電路的靜態(tài)工作點(diǎn)，應(yīng)引入直流負(fù)反饋;為了改善放大電路的動(dòng)態(tài)性能，應(yīng)引入交流負(fù)反饋(在中頻段的極性)。
b. 信號(hào)源內(nèi)阻較小或要求提高放大電路的輸入電阻時(shí)，應(yīng)引入串聯(lián)負(fù)反饋;信號(hào)源內(nèi)阻較大或要求降低輸入電阻時(shí)，應(yīng)引入并聯(lián)系反饋。
c. 根據(jù)負(fù)載對(duì)放大電路輸出電量或輸出電阻的要求決定是引入電壓還是電流負(fù)反饋。若負(fù)載要求提供穩(wěn)定的信號(hào)電壓或輸出電阻要小，則應(yīng)引入電壓負(fù)反饋;若負(fù)載要求提供穩(wěn)定的信號(hào)電流或輸出電阻要大，則應(yīng)引入電流負(fù)反饋。
d. 在需要進(jìn)行信號(hào)變換時(shí)，應(yīng)根據(jù)四種類型的負(fù)反饋放大電路的功能選擇合適的組態(tài)。例如，要求實(shí)現(xiàn)電流——電壓信號(hào)的轉(zhuǎn)換時(shí)，應(yīng)在放大電路中引入電壓并聯(lián)負(fù)反饋等。
5.有源濾波器和無源濾波器的區(qū)別
無源濾波器：這種電路主要有無源元件R、L和C組成，但是過渡帶太長(zhǎng)，主要用于高頻，電感體積相對(duì)較大 相互級(jí)聯(lián)會(huì)有影響
有源濾波器：集成運(yùn)放和R、C組成，具有不用電感、體積小、重量輕等優(yōu)點(diǎn)。
集成運(yùn)放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運(yùn)放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。
6.什么是負(fù)載 ?什么又是帶負(fù)載能力?
把電能轉(zhuǎn)換成其他形式的能的裝置叫做負(fù)載。對(duì)于不同的負(fù)載，電路輸出特性(輸出電壓，輸出電流)幾乎不受影響，不會(huì)因?yàn)樨?fù)載的劇烈變化而變，這就是所謂的帶載能力
如射極跟隨器，放在輸出端，加上拉電阻，可以提高驅(qū)動(dòng)能力
7.什么是輸入電阻和輸出電阻 ?
在獨(dú)立源不作用(電壓源短路，電流源開路)的情況下，由端口看入，電路可用一個(gè)電阻元件來等效。這個(gè)等效電阻稱為該電路的輸入電阻。從放大電路輸出端看進(jìn)去的等效內(nèi)阻稱為輸出電阻Ro。
輸入電阻和輸出電阻的求解：
輸入電阻 ：輸入電壓與輸入電流的比值
輸出電阻 ：2中方法 1、開路電壓與短路電流之比
2、激勵(lì)電源短路 加壓法 外接電壓
8. 電壓源、電流源是集成電路中經(jīng)常用到的模塊，請(qǐng)畫出你知道的線路結(jié)構(gòu)，簡(jiǎn)單描述 其優(yōu)缺點(diǎn)。 對(duì)于一個(gè)理想的電壓源(包括電源)，內(nèi)阻應(yīng)該為0，或理想電流源的阻抗應(yīng)當(dāng)為無窮大。
9.什么叫差模信號(hào)?什么叫共模信號(hào)?畫出差分電路結(jié)構(gòu)
兩個(gè)大小相等、極性相反的一對(duì)信號(hào)稱為差模信號(hào)。差動(dòng)放大電路輸入差模信號(hào)(uil =-ui2)時(shí)，稱為差模
輸入。兩個(gè)大小相等、極性相同的一對(duì)信號(hào)稱為共模信號(hào)。差動(dòng)放大電路輸入共模信號(hào)(uil =ui2)時(shí)，稱
為共模輸入。在差動(dòng)放大器中，有用信號(hào)以差模形式輸入，干擾信號(hào)用共模形式輸入，那么干擾信號(hào)將被抑制的很小。 共模抑制比：KCMR?
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下面的恒流源可以用三極管代替 如圖
10.怎樣理解阻抗匹配?
阻抗匹配是指信號(hào)源或者傳輸線跟負(fù)載之間的一種合適的搭配方式。阻抗匹配分為低頻和高頻兩種情況討論。
低頻：當(dāng)負(fù)載電阻跟信號(hào)源內(nèi)阻相等時(shí)，負(fù)載可獲得最大輸出功率，這就是我們常說的阻抗匹配之一。對(duì)于純電阻電路，此結(jié)論同樣適用于低頻電路及高頻電路。當(dāng)交流電路中含有容性或感性阻抗時(shí)，結(jié)論有所改變，就是需要信號(hào)源與負(fù)載阻抗的的實(shí)部相等，虛部互為相反數(shù)，這叫做共扼匹配。
在高頻電路中，如果傳輸線的特征阻抗跟負(fù)載阻抗不相等(即不匹配)時(shí)，在負(fù)載端就會(huì)產(chǎn)生反射。為了不產(chǎn)生反射，負(fù)載阻抗跟傳輸線的特征阻抗應(yīng)該相等，這就是傳輸線的阻抗匹配。
11. 偏置：在電路某點(diǎn)給一個(gè)參考分量，使電路能適應(yīng)工作需要。
有直流偏置交流偏置 三極管的交流需要放大時(shí)需要提供直流偏置 也就是靜態(tài)工作點(diǎn)
消除交越失真其實(shí)也是給的直流偏置使其微導(dǎo)通
12. 畫電流偏置的產(chǎn)生電路，并解釋。
偏置電路:以常用的共射放大電路說吧，主流是從發(fā)射極到集電極的IC，偏流就是從發(fā)射極到基極的IB。相對(duì)與主電路而言，為基極提供電流的電路就是所謂的偏置電路。偏置電路往往有若干元件，其中有一重要電阻，往往要調(diào)整阻值，以使集電極電流在設(shè)計(jì)規(guī)范內(nèi)。這要調(diào)整的電阻就是偏置電阻。
13. 偏置電阻：在穩(wěn)態(tài)時(shí)(無信號(hào))通過電阻為電路提供或泄放一定的電壓或電流，使電路滿足工作需求，或改善性能。
14. 什么是電壓放大?什么是電流放大? 什么是功率放大?
電壓放大就是只考慮輸出電壓和輸入電壓的關(guān)系。比如說有的信號(hào)電壓低，需要放大后才能被模數(shù)轉(zhuǎn)換電路識(shí)別，這時(shí)就只需做電壓放大。
電流放大就是只考慮輸出電流于輸入電流的關(guān)系。比如說，對(duì)于一個(gè)uA級(jí)的信號(hào)，就需要放大后才能驅(qū)動(dòng)一些儀器進(jìn)行識(shí)別(如生物電子)，就需要做電流放大。
功率放大就是考慮輸出功率和輸入功率的關(guān)系。
其實(shí)實(shí)際上，對(duì)于任何以上放大，最后電路中都還是有電壓，電流，功率放大的指標(biāo)在，叫什么放大，只是重點(diǎn)突出電路的作用而已。
可以聯(lián)系到場(chǎng)效應(yīng)管和晶體管的區(qū)別 場(chǎng)效應(yīng)管是由電壓控制 而晶體三極管是電流控制電流
15. 推挽結(jié)構(gòu)的實(shí)質(zhì)是什么?
一般是指兩個(gè)三極管分別受兩互補(bǔ)信號(hào)的控制,總是在一個(gè)三極管導(dǎo)通的時(shí)候另一個(gè)截止.要實(shí)現(xiàn)線與需要用OC(open collector)門電路 .如果輸出級(jí)的有兩個(gè)三極管，始終處于一個(gè)導(dǎo)通、一個(gè)截止的狀態(tài)，也就是兩個(gè)三級(jí)管推挽相連，這樣的電路結(jié)構(gòu)稱為推拉式電路或圖騰柱(Totem-pole)輸出電路]
也是互補(bǔ)對(duì)稱電路提高驅(qū)動(dòng)能力
16. RC振蕩器的構(gòu)成和工作原理
由放大器和正反饋網(wǎng)絡(luò)兩部分構(gòu)成。反饋電路由三節(jié)RC移相網(wǎng)絡(luò)構(gòu)成(圖3)，每節(jié)移相不超過90°，對(duì)某一頻率共可移相180°，再加上單管放大電路的反相作用即可構(gòu)成正反饋，產(chǎn)生振蕩。移相振蕩器電路簡(jiǎn)單，適于輕便型測(cè)試設(shè)備和遙控設(shè)備使用，但輸出波形差，頻率難于調(diào)整，幅度也不穩(wěn)定。
17. 電路的諧振
如果外加交流電源的頻率和L-C回路的固有頻率相同時(shí)，回路中產(chǎn)生的
電流最大，回路L中的磁場(chǎng)能和C中的電場(chǎng)能恰好自成系統(tǒng)，在電路內(nèi)
部進(jìn)行交換，最大限度的.從電源吸取能量，而不會(huì)有能量返回電源，這
就叫諧振。
18.描述CMOS電路中閂鎖效應(yīng)產(chǎn)生的過程及最后的結(jié)果?
Latch-up 閂鎖效應(yīng)，又稱寄生PNPN效應(yīng)或可控硅整流器( SCR, Silicon
Controlled Rectifier )效應(yīng)。在整體硅的CMOS管下，不同極性攙雜的區(qū)
域間都會(huì)構(gòu)成P-N結(jié)，而兩個(gè)靠近的反方向的P-N結(jié)就構(gòu)成了一個(gè)雙極型的晶體三極管。因此CMOS管的下面會(huì)構(gòu)成多個(gè)三極管，這些三極管自身就可能構(gòu)成一個(gè)電路。這就是MOS管的寄生三極管效應(yīng)。如果電
路偶爾中出現(xiàn)了能夠使三極管開通的條件，這個(gè)寄生的電路就會(huì)極大的影響正常電路的運(yùn)作，會(huì)使原本的
MOS電路承受比正常工作大得多的電流，可能使電路迅速的燒毀。Latch-up狀態(tài)下器件在電源與地之間形成短路，造成大電流、EOS(電過載)和器件損壞。
MOS管電壓5V或12N 而TTL是0~3.6V
19. 選擇電阻時(shí)要考慮什么?
考慮電阻的 阻值(最大，最小) 熔點(diǎn) 是否方便安裝 功耗 體積 封裝 精度 價(jià)格
20. 電路的諧振
如果外加交流電源的頻率和L-C回路的固有頻率相同時(shí)，回路中產(chǎn)生的電流最大，回路L中的磁場(chǎng)能和C中的電場(chǎng)能恰好自成系統(tǒng)，在電路內(nèi)部進(jìn)行交換，最大限度的從電源吸取能量，而不會(huì)有能量返回電源，這就叫諧振。
19.旁路電容
可將混有高頻電流和低頻電流的交流電中的高頻成分泄露掉的電容，稱做“旁路電容”。
耦合 去耦 旁路 濾波
20.戴維南定理：一個(gè)含獨(dú)立源、線性電阻和受控源的二端電路 ，對(duì)其兩個(gè)端子來說都可等效為一個(gè)理想電壓源串聯(lián)內(nèi)阻的模型。 其理想電壓源的數(shù)值為有源二端電路 的兩個(gè)端子的開路電壓 ，串聯(lián)的內(nèi)阻為 內(nèi)部所有獨(dú)立源等于零時(shí)兩端子間的等效電阻 。
諾頓定理 ：
21.無源器件﹕在模擬和數(shù)字電路中加以信號(hào)﹐不會(huì)改變自已本身的基本特性.如電阻. 電感 電容
有源器件﹕在模擬和數(shù)字電路中加以信號(hào)﹐可以改變自已本身的基本特性.如三極管.
22. 旁路電容
可將混有高頻電流和低頻電流的交流電中的高頻成分泄露掉的電容，稱做“旁路電容”。
23.場(chǎng)效應(yīng)和晶體管比較：
a.在環(huán)境條件變化大的場(chǎng)合，采用場(chǎng)效應(yīng)管比較合適。
b.場(chǎng)效應(yīng)管常用來做前置放大器，以提高儀器設(shè)備的輸入阻抗，降低噪聲等。
c.場(chǎng)效應(yīng)管放大能力比晶體管低。
d.工藝簡(jiǎn)單，占用芯片面積小，適宜大規(guī)模集成電路。在脈沖數(shù)字電路中獲得更廣泛的應(yīng)用。
24.基本放大電路的組成原則：
a.發(fā)射結(jié)正偏，集電結(jié)反偏。
b.輸入回路的接法應(yīng)該使輸入信號(hào)盡量不損失地加載到放大器的輸入端。
c.輸出回路的接法應(yīng)該使輸出信號(hào)盡可能地傳送到負(fù)載上。
空間電荷層也叫耗盡層 與PN結(jié)方向相反 雪崩擊穿 6V 齊納擊穿 4V
PN結(jié)正偏有利用多子擴(kuò)散，反偏利于少子漂移
25.實(shí)現(xiàn)放大的條件
晶體管必須偏置在放大區(qū)。發(fā)射結(jié)正偏，集電結(jié)反偏。
正確設(shè)置靜態(tài)工作點(diǎn)，使整個(gè)波形處于放大區(qū)。
輸入回路將變化的電壓轉(zhuǎn)化成變化的基極電流。
輸出回路將變化的集電極電流轉(zhuǎn)化成變化的集電極電壓，經(jīng)電容濾波只輸出交流信號(hào)。
26.共射，共基和共集放大電路圖
27.靜態(tài)：放大電路不加輸入信號(hào)，電路中各處的電壓、電流都是固定不變的直流量，這時(shí)電路處于直流工作狀態(tài)，簡(jiǎn)稱靜態(tài)。
直流通路：電容開路，電感短路
交流通路：電容短路，電感開路 信號(hào)源短路，保留其內(nèi)阻
28.功放要求：
a.輸出功率盡可能大。b.高效率 c.非線形失真小 d.晶體管的散熱和保護(hù)
29.甲類功放，乙類互補(bǔ)對(duì)稱功放和甲乙類互補(bǔ)對(duì)稱功放特點(diǎn)和電路圖。
恒流源的作用
1. 恒流源相當(dāng)于阻值很大的電阻。
30.頻率補(bǔ)償
所謂頻率補(bǔ)償，就是指提高或降低某一特定頻率的信號(hào)的強(qiáng)度，用來彌補(bǔ)信號(hào)處理過程中產(chǎn)生的該頻率的減弱或增強(qiáng)。常用的有負(fù)反饋補(bǔ)償、發(fā)射極電容補(bǔ)償、電感補(bǔ)償?shù)取?/p>
31.虛短：集成運(yùn)放的兩個(gè)輸入端之間的電壓通常接近于零，若把它理想化，則看做零，但不是短路，故稱“虛短”。
虛斷：集成運(yùn)放的兩個(gè)輸入端幾乎不取用電流，如果把他理想化，則看作電流為零，但不是斷開，故稱“虛斷”
32.基本放大電路種類(電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器)，優(yōu)缺點(diǎn)，特別是廣泛采用差分結(jié)構(gòu)的原因。
放大電路的作用：放大電路是電子技術(shù)中廣泛使用的電路之一，其作用是將微弱的輸入信號(hào)(電壓、電流、功率)不失真地放大到負(fù)載所需要的數(shù)值。
放大電路種類：(1)電壓放大器：輸入信號(hào)很小，要求獲得不失真的較大的輸出壓，也稱小信號(hào)放大器;
(2)功率放大器：輸入信號(hào)較大，要求放大器輸出足夠的功率，也稱大信號(hào)放大器。
差分電路是具有這樣一種功能的電路。該電路的輸入端是兩個(gè)信號(hào)的輸入，這兩個(gè)信號(hào)的差值，為電路有效輸入信號(hào)，電路的輸出是對(duì)這兩個(gè)輸入信號(hào)之差的放大。設(shè)想這樣一種情景，如果存在干擾信號(hào)，會(huì)對(duì)兩個(gè)輸入信號(hào)產(chǎn)生相同的干擾，通過二者之差，干擾信號(hào)的有效輸入為零，這就達(dá)到了抗共模干擾的目的。
33.鎖相環(huán)有哪幾部分組成?
鎖相，顧名思義，就是將相位鎖住，把頻率鎖定在一個(gè)固定值上。鎖相環(huán)，就是將相位鎖定的回路。鎖相環(huán)由相位檢測(cè)器 PD + 分頻器 + 回路濾波器 + 壓控振蕩器 VCO，等組成。
鎖相環(huán)的工作原理：
1、壓控振蕩器的輸出經(jīng)過采集并分頻;
2、和基準(zhǔn)信號(hào)同時(shí)輸入鑒相器;
3、鑒相器通過比較上述兩個(gè)信號(hào)的頻率差，然后輸出一個(gè)直流脈沖電壓;
4、控制VCO，使它的頻率改變;
5、這樣經(jīng)過一個(gè)很短的時(shí)間，VCO 的輸出就會(huì)穩(wěn)定于某一期望值。
鎖相環(huán)是一種相位負(fù)反饋系統(tǒng)，它利用環(huán)路的窄帶跟蹤與同步特性將鑒相器一端VCO的輸出相位與另一端晶振參考的相位保持同步，實(shí)現(xiàn)鎖定輸出頻率的功能，同時(shí)可以得到和參考源相同的頻率穩(wěn)定度。一個(gè)典型的頻率合成器原理框圖如圖所示。
篇二：硬件工程師面試題集(含答案,很全)
硬件工程師面試題集
(DSP，嵌入式系統(tǒng)，電子線路，通訊，微電子，半導(dǎo)體)
1、下面是一些基本的數(shù)字電路知識(shí)問題，請(qǐng)簡(jiǎn)要回答之。
(1) 什么是 Setup和 Hold 時(shí)間?
答：Setup/Hold Time 用于測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間(Setup Time)(Hold Time) Hold Time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。
(2) 什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象?怎樣判斷?如何消除?
答：
競(jìng)爭(zhēng)：在組合邏輯電路中，由于門電路的輸入信號(hào)經(jīng)過的通路不盡相同，所產(chǎn)生的延時(shí)也就會(huì)不同，從而導(dǎo)致到達(dá)該門的時(shí)間不一致 。 判斷：如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。 消除：
一是添加布爾式的消去項(xiàng)，
二是在芯片外部加電容。
?(3) 請(qǐng)畫出用 D 觸發(fā)器實(shí)現(xiàn) 2 倍分頻的邏輯電路
答：
把 D 觸發(fā)器的輸出端加非門接到 D 端即可，如下圖所示：
(4) 什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求?
答：
線與邏輯是在硬件上，要用 OC 門 來實(shí)現(xiàn)(漏極或者集電極開路)，為了防止因灌電流過大而燒壞 OC 門,應(yīng)在 OC 門輸出端接一上拉電阻(線或則是下拉電阻)。
(5) 什么是同步邏輯和異步邏輯?同步電路與異步電路有何區(qū)別?
答：
同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。
異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系. 電路設(shè)計(jì)可分類為同步電路設(shè)計(jì)和異步電路設(shè)計(jì)。
同步電路利用時(shí)鐘脈沖使其子系統(tǒng)同步運(yùn)作，而異步電路不使用時(shí)鐘脈沖做同步，其子系統(tǒng)是使用特殊的 “開始”和“完成”信號(hào)使之同步。
異步電路具有下列優(yōu)點(diǎn)：無時(shí)鐘歪斜問題、 低電源消耗、平均效能而非最差效能、模塊性、可組合和可復(fù)用性。
(7) 你知道那些常用邏輯電平?TTL 與 COMS 電平可以直接互連嗎?
答：
常用的電平標(biāo)準(zhǔn)：
低速的有 RS232、RS485、RS422、TTL、CMOS、LVTTL、LVCMOS、ECL、ECL、LVPECL 等
高速的有 LVDS、GTL、PGTL、 CML、HSTL、SSTL 等。
一般說來，CMOS 電平比 TTL 電平有著更高的噪聲容限。如果不考慮速度 和性能，一般 。但是需要注意有時(shí)候負(fù)載效應(yīng)可能 引起電路工作不正常，因?yàn)橛行?TTL 電路需要下一級(jí)的輸入阻抗作為負(fù)載才能 正常工作。
(6) 請(qǐng)畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖(數(shù)據(jù)接口、控制接口、鎖存器/緩沖器)
典型輸入設(shè)備與微機(jī)接口的邏輯示意圖如下：
2、你所知道的可編程邏輯器件有哪些?
答：
ROM(只讀存儲(chǔ)器) FPGA(現(xiàn)場(chǎng)可編程門陣列)
PLA(可編程邏輯陣列) FPLA(現(xiàn)場(chǎng)可編程邏輯陣列)、
PAL(可編程陣列邏輯) GAL(通用陣列邏輯)，
CPLD(復(fù)雜可編程邏輯器件) EPLD(可擦除的可編程邏輯器件)等 ，
其中 ROM、FPLA、 PAL、GAL、EPLD 是出現(xiàn)較早的可編程邏輯器件，而 FPGA 和 CPLD 是當(dāng)今最 流行的兩類可編程邏輯器件。FPGA 是基于查找表結(jié)構(gòu)的，而 CPLD 是基于乘積項(xiàng)結(jié)構(gòu)的。
3、用 VHDL 或 VERILOG、ABLE 描述 8 位 D 觸發(fā)器邏輯
4、請(qǐng)簡(jiǎn)述用 EDA 軟件(如 PROTEL)進(jìn)行設(shè)計(jì)(包括原理圖和PCB圖)到調(diào)試出樣機(jī)的整個(gè)過程，在各環(huán)節(jié)應(yīng)注意哪些問題?
答：完成一個(gè)電子電路設(shè)計(jì)方案的整個(gè)過程大致可分：(1)原理圖設(shè)計(jì) (2)PCB 設(shè)計(jì) (3)投板
(4)元器件焊接(5)模塊化調(diào)試 (6)整機(jī)調(diào)試。注意問題如下：
(1)原理圖設(shè)計(jì)階段
注意適當(dāng)加入旁路電容與去耦電容;
注意適當(dāng)加入測(cè)試點(diǎn)和 0 歐電阻以方便調(diào)試時(shí)測(cè)試用;
注意適當(dāng)加入 0 歐電阻、電感和磁珠以實(shí)現(xiàn)抗干擾和阻抗匹配;
(2)PCB 設(shè)計(jì)階段
自己設(shè)計(jì)的元器件封裝要特別注意以防止板打出來后元器件無法焊接;
FM 部分走線要盡量短而粗，電源和地線也要盡可能粗;
旁路電容、晶振要盡量靠近芯片對(duì)應(yīng)管腳;
注意美觀與使用方便;
(3)投板
說明自己需要的工藝以及對(duì)制板的要求;
(4)元器件焊接
防止出現(xiàn)芯片焊錯(cuò)位置，管腳不對(duì)應(yīng);
防止出現(xiàn)虛焊、漏焊、搭焊等;
(5)模塊化調(diào)試
先調(diào)試電源模塊，然后調(diào)試控制模塊，然后再調(diào)試其它模塊;
上電時(shí)動(dòng)作要迅速，發(fā)現(xiàn)不會(huì)出現(xiàn)短路時(shí)在徹底接通電源;
調(diào)試一個(gè)模塊時(shí)適當(dāng)隔離其它模塊;
各模塊的技術(shù)指標(biāo)一定要大于客戶的要求;
(6)整機(jī)調(diào)試
如提高靈敏度等問題
5、基爾霍夫定理
KCL：電路中的任意節(jié)點(diǎn)，任意時(shí)刻流入該節(jié)點(diǎn)的電流等于流出該節(jié)點(diǎn)的電流(KVL同理)
6、描述反饋電路的概念，列舉他們的應(yīng)用
反饋是將放大器輸出信號(hào)(電壓或電流)的一部分或全部，回收到放大器輸入端與輸入信號(hào)進(jìn)行比較(相加或相減)，并用比較所得的有效輸入信號(hào)去控制輸出，
負(fù)反饋可以用來穩(wěn)定輸出信號(hào)或者增益，也可以擴(kuò)展通頻帶，特別適合于自動(dòng)控制系統(tǒng)。 正反饋可以形成振蕩，適合振蕩電路和波形發(fā)生電路。
7、負(fù)反饋種類及其優(yōu)點(diǎn)
電壓并聯(lián)反饋，電壓串聯(lián)反饋，電流串聯(lián)反饋和電流并聯(lián)反饋
降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地?cái)U(kuò)展，放大器的通頻帶，自動(dòng)調(diào)節(jié)作用
8、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁�，有哪些方�?頻率補(bǔ)償是為了改變頻率特性，減小時(shí)鐘和相位差，使輸入輸出頻率同步
相位補(bǔ)償通常是改善穩(wěn)定裕度，相位補(bǔ)償與頻率補(bǔ)償?shù)哪繕?biāo)有時(shí)是矛盾的
不同的電路或者說不同的元器件對(duì)不同頻率的放大倍數(shù)是不相同的，如果輸入信號(hào)不是單一頻率，就會(huì)造成高頻放大的倍數(shù)大，低頻放大的倍數(shù)小，結(jié)果輸出的波形就產(chǎn)生了失真 放大電路中頻率補(bǔ)償?shù)腵目的：一是改善放大電路的高頻特性，而是克服由于引入負(fù)反饋而可能出 現(xiàn)自激振蕩現(xiàn)象，使放大器能夠穩(wěn)定工作。在放大電路中，由于晶體管結(jié)電容的存在常常會(huì)使放大電路頻率響應(yīng)的高頻段不理想，為了解決這一問題，常用的方法就是在電路中引入負(fù)反饋。然后，負(fù)反饋的引入又引入了新的問題，那就是負(fù)反饋電路會(huì)出現(xiàn)自激振蕩現(xiàn)象，所以為了使放大電路能夠正常穩(wěn)定工作，必須對(duì)放大電路進(jìn)行頻率補(bǔ)償。
頻率補(bǔ)償?shù)姆椒ǹ梢苑譃槌把a(bǔ)償和滯后補(bǔ)償，主要是通過接入一些阻容元件來改變放大電路的開環(huán)增益在高頻段的相頻特性，目前使用最多的就是鎖相環(huán)
9、有源濾波器和無源濾波器的區(qū)別
無源濾波器：這種電路主要有無源元件 R、L 和 C 組成;
有源濾波器：集成運(yùn)放和 R、C 組成，具有不用電感、體積小、重量輕等優(yōu)點(diǎn)。
集成運(yùn)放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運(yùn)放帶寬有限，所以目前的有源 濾波電路的工作頻率難以做得很高。
10、名詞解釋：SRAM、SSRAM、SDRAM、壓控振蕩器 (VCO)
SRAM：靜態(tài) RAM;
DRAM：動(dòng)態(tài) RAM;
SSRAM：Synchronous Static Random Access Memory 同步靜態(tài)隨機(jī)訪問存儲(chǔ)器，它的一種類型的SRAM。
異步 SRAM 的訪問獨(dú)立于時(shí) 鐘，數(shù)據(jù)輸入和輸出都由地址的變化控制。
SDRAM：Synchronous DRAM 同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。
11、名詞解釋：IRQ、BIOS、USB、VHDL
、SDR。
(1) IRQ：中斷請(qǐng)求
(3) USB：USB，是英文 Universal Serial BUS的縮寫，而其 中文簡(jiǎn)稱為“通串線，是一個(gè)外部總線標(biāo)準(zhǔn)，用于規(guī)范電腦與外部設(shè)備的連接和 通訊。
(4) VHDL：VHDL 的英文全寫是：VHSIC(Very High Speed Integrated Circuit) Hardware Description Language.翻譯成中文就是超高速集成電路硬件描述語(yǔ)言。 統(tǒng)的結(jié)構(gòu)、行為、功能和接口。
(5) SDR 通信協(xié)議而非通
過硬連線實(shí)現(xiàn)。換言之，頻帶、空中接口協(xié)議和功能可通過軟件 下載和更新來升級(jí)，而不用完全更換硬件。SDR 針對(duì)構(gòu)建多模式、多頻和多功 能無線通信設(shè)備的問題提供有效而安全的解決方案。
(2)BIOS：BIOS 是英文"Basic Input Output System"的縮略語(yǔ)，直譯過來后中 文名稱就是"基本輸入輸出系統(tǒng)"。其實(shí)，它是一組固化到計(jì)算機(jī)內(nèi)主板上一個(gè) ROM 芯片上的程序，它保存著計(jì)算機(jī)最重要的基本輸入輸出的程序、系統(tǒng)設(shè)置 信息、開機(jī)后自檢程序和系統(tǒng)自啟動(dòng)程序。其主要功能是為計(jì)算機(jī)提供最底層的、 最直接的硬件設(shè)置和控制。
12、單片機(jī)上電后沒有運(yùn)轉(zhuǎn)，首先要檢查什么
首先應(yīng)該確認(rèn)電源電壓是否正常。 用電壓表測(cè)量接地引腳跟電源引腳之間的電壓，看是否是電源電壓，例如常用的 5V。
接下來就是檢查復(fù)位引腳電壓是否正常。 分別測(cè)量按下復(fù)位按鈕和放開復(fù)位按鈕的電壓值，看是否正確。
然后再檢查晶振是否起振了 ，一般用示波器來看晶振引腳的波形，注意應(yīng)該使用示波
則多半是因?yàn)榫д駴]有起振。
真器可以，而燒入片子不行，往往是因?yàn)?EA 引腳沒拉高的緣 故(當(dāng)然，晶振沒起振也是
13、最基本的三極管曲線特性
答：三極管的曲線特性即指三極管的伏安特性曲線，包括輸入特性曲線和輸 出特性曲線。輸入特性是指三極管輸入回路中，加在基極和發(fā)射極的電壓VBE 與 由它所產(chǎn)生的基極電流 I B 之間的關(guān)系。
輸出特性通常是指在一定的基極電流 I B控制下，三極管的集電極與發(fā)射極之間的電壓VCE 同集電極電流 IC 的關(guān)系
篇三：硬件工程師面試題集(含答案_很全)
硬件工程師面試題集
(DSP，嵌入式系統(tǒng)，電子線路，通訊，微電子，半導(dǎo)體) 產(chǎn)生EMC問題主要通過兩個(gè)途徑:一個(gè)是空間電磁波干擾的形式;另一個(gè)是通過傳導(dǎo)的形式，換句話說，產(chǎn)生EMC問題的三個(gè)要素是：電磁干擾源、耦合途徑、敏感設(shè)備。
傳導(dǎo)、輻射
騷擾源-----------------------------(途徑)------------------------------ 敏感受體
MOS的并聯(lián)使用原則：
1.并聯(lián)的MOS必須為同等規(guī)格，最好是同一批次的。
2.并聯(lián)的MOS的驅(qū)動(dòng)電路的驅(qū)動(dòng)電阻和放電電路必須是獨(dú)立分開的，不可共用驅(qū)動(dòng)電阻和放電電阻。
3.PCB走線盡量保證對(duì)稱，減小電流分布不均
光耦一般會(huì)有兩個(gè)用途：線性光耦和邏輯光耦，如果理解?
工作在開關(guān)狀態(tài)的光耦副邊三極管飽和導(dǎo)通，管壓降<0.4V，Vout約等于Vcc(Vcc-0.4V左右)，Vout 大小只受Vcc大小影響。此時(shí)Ic
2 光耦CTR
概要：
1)對(duì)于工作在線性狀態(tài)的光耦要根據(jù)實(shí)際情況分析;
2)對(duì)于工作在開關(guān)狀態(tài)的光耦要保證光耦導(dǎo)通時(shí)CTR 有一定余量;
3)CTR受多個(gè)因素影響。
2.1 光耦能否可靠導(dǎo)通實(shí)際計(jì)算
舉例分析，例如圖.1中的光耦電路，假設(shè) Ri = 1k,Ro = 1k,光耦CTR= 50%，光耦導(dǎo)通時(shí)假設(shè)二極管壓降為1.6V，副邊三極管飽和導(dǎo)通壓降Vce=0.4V。輸入信號(hào)Vi 是5V的方波， 輸出Vcc 是3.3V。Vout 能得到3.3V 的方波嗎?
我們來算算：If = (Vi-1.6V)/Ri = 3.4mA
副邊的電流限制：Ic’ ≤ CTR*If = 1.7mA
假設(shè)副邊要飽和導(dǎo)通，那么需要Ic’ = (3.3V – 0.4V)/1k = 2.9mA，大于電流通道限制，所以導(dǎo)通時(shí)，Ic會(huì)被光耦限制到1.7mA， Vout = Ro*1.7mA = 1.7V
所以副邊得到的是1.7V 的方波。
為什么得不到3.3V 的方波，可以理解為圖.1 光耦電路的電流驅(qū)動(dòng)能力小，只能驅(qū)動(dòng)1.7mA 的電流，所以光耦會(huì)增大副邊三極管的導(dǎo)通壓降來限制副邊的電流到1.7mA。
解決措施：增大If;增大CTR;減小Ic。對(duì)應(yīng)措施為：減小Ri 阻值;更換大CTR 光耦;增大Ro 阻值。
將上述參數(shù)稍加優(yōu)化，假設(shè)增大Ri 到200歐姆，其他一切條件都不變，Vout能得到3.3V的方波嗎?
重新計(jì)算：If = (Vi – 1.6V)/Ri = 17mA;副邊電流限制Ic’ ≤ CTR*If = 8.5mA，遠(yuǎn)大于副邊飽和導(dǎo)通需要的`電流(2.9mA)，所以實(shí)際Ic = 2.9mA。
所以，更改Ri 后，Vout 輸出3.3V 的方波。
開關(guān)狀態(tài)的光耦，實(shí)際計(jì)算時(shí)，一般將電路能正常工作需要的最大Ic 與原邊能提供的最小If 之間Ic/If 的比值與光耦的CTR 參數(shù)做比較，如果Ic/If ≤CTR，說明光耦能可靠 導(dǎo)通。一般會(huì)預(yù)留一點(diǎn)余量(建議小于CTR 的90%)。
工作在線性狀態(tài)令當(dāng)別論。
2、輸出特性曲線
輸出特性曲線是描述三極管在輸入電流iB保持不變的前提下，集電極電流iC和管壓降uCE之間的函數(shù)關(guān)系，即
(5-4) 三極管的輸出特性曲線如圖5-7所示。由圖5-7可見，
當(dāng)IB改變時(shí)，iC和uCE的關(guān)系是一組平行的曲線族，并有截止、放大、飽和三個(gè)工作區(qū)。 (1)截止區(qū) IB=0持性曲線以下的區(qū)域稱為截止區(qū)。此時(shí)晶體管的集電結(jié)處于反偏，發(fā)射結(jié)電壓uBE<0，也是處于反偏的狀態(tài)。由于iB=0，在反向飽和電流可忽略的前提下，iC=βiB也等于0，晶體管無電流的放大作用。處在截止?fàn)顟B(tài)下的三極管，發(fā)射極和集電結(jié)都是反偏，在電路中猶如一個(gè)斷開的開關(guān)。 實(shí)際的情況是：處在截止?fàn)顟B(tài)下的三極管集電極有很小的電流ICE0，該電流稱為三極管的穿透電流，它是在基極開路時(shí)測(cè)得的集電極-發(fā)射極間的電流，不受iB的控制，但受溫度的影響。 (2)飽和區(qū) 在圖5-4的三極管放大電路中，集電極接有電阻RC，如果電源電壓VCC一定，當(dāng)集電極電流iC增大時(shí)，uCE=VCC-iCRC將下降，對(duì)于硅管，當(dāng)uCE 降低到小于0.7V時(shí)，集電結(jié)也進(jìn)入正向偏置的狀態(tài)，集電極吸引電子的能力將下降，此時(shí)iB再增大，iC幾乎就不再增大了，三極管失去了電流放大作用，處于這種狀態(tài)下工作的三極管稱為飽和。 規(guī)定UCE=UBE時(shí)的
狀態(tài)為臨界飽和態(tài)，圖5-7中的虛線為臨界飽和線，在臨界飽和態(tài)下工作的三極管集電極電流和基極電流的關(guān)系為： (5-1-4) 式中的ICS，IBS，UCES分別為三極管處在臨界飽和態(tài)下的集電極電流、基極電流和管子兩端的電壓(飽和管壓降)。當(dāng)管子兩端的電壓UCE
1、什么是建立時(shí)間(Tsu)和保持時(shí)間(Th)
以上升沿鎖存為例，建立時(shí)間是指在時(shí)鐘翻轉(zhuǎn)之前輸入的數(shù)據(jù)D必須保持穩(wěn)定的時(shí)間;保持時(shí)間是在時(shí)鐘翻轉(zhuǎn)之后輸入數(shù)據(jù)D必須保持穩(wěn)定的時(shí)間[1]。如下圖所示，一個(gè)數(shù)據(jù)要在上升沿被鎖存，那么這個(gè)數(shù)據(jù)就要在時(shí)鐘上升沿的建立時(shí)間和保持時(shí)間內(nèi)保持穩(wěn)定。
PCB Layout中的3W線距原則
串?dāng)_(Crosstalk)是指信號(hào)線之間由于互容(信號(hào)線之間的空氣介質(zhì)相當(dāng)于容性負(fù)載)，互感(高頻信號(hào)的電磁場(chǎng)相互耦合)而產(chǎn)生的干擾，由于這種耦合的存在，當(dāng)一些信號(hào)電平發(fā)生變化的時(shí)候，在附近的信號(hào)線上就會(huì)感應(yīng)出電壓(噪聲)，在電路設(shè)計(jì)中，抑制串?dāng)_最簡(jiǎn)單的方法就是在PCB Layout中遵循3W原則。
3W原則是指多個(gè)高速信號(hào)線長(zhǎng)距離走線的時(shí)候，其間距應(yīng)該遵循3W原則，如下圖1所示，3W原則要求相鄰信號(hào)線中心距離不能少于線寬的3倍，據(jù)一些資料記載的，滿足3W原則能使信號(hào)間的串?dāng)_減少70%。我們?cè)趯?duì)高速信號(hào)，例如DDR3，PCIE，SATA2等布線的時(shí)候都會(huì)遵循這個(gè)原則。
只要是接觸過Layout 的人都會(huì)了解差分走線的一般要求，那就是“等長(zhǎng)、等距”。等長(zhǎng)是為了保證兩個(gè)差分信號(hào)時(shí)刻保持相反極性，減少共模分量;等距則主要是為了保證兩者差分阻抗一致，減少反射。“盡量靠近原則”有時(shí)候也是差分走線的要求之一。
11、鎖存器、觸發(fā)器、寄存器三者的區(qū)別。
觸發(fā)器：能夠存儲(chǔ)一位二值信號(hào)的基本單元電路統(tǒng)稱為“觸發(fā)器”。
鎖存器：一位觸發(fā)器只能傳送或存儲(chǔ)一位數(shù)據(jù)，而在實(shí)際工作中往往希望一次傳送或存儲(chǔ)多位數(shù)據(jù)。為此可把多個(gè)觸發(fā)器的時(shí)鐘輸入端CP連接起來，用一個(gè)公共的控制信號(hào)來控制，而各個(gè)數(shù)據(jù)端口仍然是各處獨(dú)立地接收數(shù)據(jù)。這樣所構(gòu)成的能一次傳送或存儲(chǔ)多位數(shù)據(jù)的電路就稱為“鎖存器”。
寄存器：在實(shí)際的數(shù)字系統(tǒng)中，通常把能夠用來存儲(chǔ)一組二進(jìn)制代碼的同步時(shí)序邏輯電路稱為寄存器。由于觸發(fā)器內(nèi)有記憶功能，因此利用觸發(fā)器可以方便地構(gòu)成寄存器。由于一個(gè)觸發(fā)器能夠存儲(chǔ)一位二進(jìn)制碼，所以把n個(gè)觸發(fā)器的時(shí)鐘端口連接起來就能構(gòu)成一個(gè)存儲(chǔ) n位二進(jìn)制碼的寄存器。
區(qū)別：從寄存數(shù)據(jù)的角度來年，寄存器和鎖存器的功能是相同的，它們的區(qū)別在于寄存器是
同步時(shí)鐘控制，而鎖存器是電位信號(hào)控制�？梢�，寄存器和鎖存器具有不同的應(yīng)用場(chǎng)合， 取決于控制方式以及控制信號(hào)和數(shù)據(jù)信號(hào)之間的時(shí)間關(guān)系：若數(shù)據(jù)信號(hào)有效一定滯后于控制信號(hào)有效，則只能使用鎖存器;若數(shù)據(jù)信號(hào)提前于控制信號(hào)到達(dá)并且要求同步操作，則可用寄存器來存放數(shù)據(jù)。
1鎖存器Latch 和 觸發(fā)器flipflop
鎖存器能根據(jù)輸入端把結(jié)果自行保持;
觸發(fā)器是指由時(shí)鐘邊沿觸發(fā)的存儲(chǔ)器單元;
由敏感信號(hào)(電平，邊沿)控制的鎖存器就是觸發(fā)器;
2、寫電路時(shí)，產(chǎn)生鎖存器的原因
if語(yǔ)句中，沒有寫else，默認(rèn)保持原值，產(chǎn)生鎖存器，可能不是想要的結(jié)果; case語(yǔ)句中，沒有寫完整default項(xiàng)，也容易產(chǎn)生鎖存器;
例子：
always@(a or b)
begin
if(a) q=b;
end
產(chǎn)生了鎖存器，如下
沒有鎖存器的情況
always@(a or b)
begin
if(a) q=b;
else q=0;
end
3、避免使用D鎖存器，盡量使用D觸發(fā)器
D鎖存器
module test_latch(y, a, b);
output y; input a; input b; reg y;
always @(a or b) begin
if(a==1’b1)
y=b;
end endmodule
D觸發(fā)器
module test_d(y,clk,a,b);
output y; input clk; input a; input b; reg y;
always @(posedge clk) begin
if(a==1'b1)
y=b;
end endmodule
從圖8可知，例10對(duì)應(yīng)的電路是D觸發(fā)器。信號(hào)a被綜合成D觸發(fā)器的使能端，只有在時(shí)鐘上沿到來且a為高時(shí)，b信號(hào)的值才能傳遞給a;只要在時(shí)鐘上升沿期間信號(hào)b是穩(wěn)定，即使在其他時(shí)候b還有毛刺，經(jīng)過D觸發(fā)器后數(shù)據(jù)是穩(wěn)定的，毛刺被濾除。
62
、寫異步D觸發(fā)器的verilog module.(揚(yáng)智電子筆試)
module dff8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
篇四：硬件工程師面試基礎(chǔ)知識(shí)
面試25題系列第一輯(zz)
1 什么是Setup 和Holdup時(shí)間?
建立時(shí)間(Setup Time)和保持時(shí)間(Hold time)。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。見圖1。
如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。 如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。
圖1 建立時(shí)間和保持時(shí)間示意圖
2什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象?怎樣判斷?如何消除?
在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。 產(chǎn)生毛刺叫冒險(xiǎn)。
如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。
解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。
3 用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路?
Verilog描述：
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
圖形描述：
4 什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求?
線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來實(shí)現(xiàn)，由于不用oc門可能使灌電流過大，而燒壞邏輯門。
同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。
5 什么是同步邏輯和異步邏輯?
同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。
異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。
6 請(qǐng)畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖(數(shù)據(jù)接口、控制接口、所存器/緩沖器)。
7 你知道那些常用邏輯電平?TTL與COMS電平可以直接互連嗎?
12，5，3.3
TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。
8 可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請(qǐng)問：你所知道的可編程邏輯器件有哪些? PAL，PLD，CPLD，F(xiàn)PGA。
9 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。
module dff8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
10 設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件(如PROTEL)進(jìn)行設(shè)計(jì)(包
括原理圖和PCB圖)到調(diào)試出樣機(jī)的整個(gè)過程。在各環(huán)節(jié)應(yīng)注意哪些問題?
電源的穩(wěn)定上，電容的選取上，以及布局的大小。
11 用邏輯門和cmos電路實(shí)現(xiàn)ab+cd
12 用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或
13 給了reg的setup,hold時(shí)間，求中間組合邏輯的'delay范圍。
Delay < period - setup - hold
14 如何解決亞穩(wěn)態(tài)
亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無法預(yù)測(cè)該單元的輸出電平，也無法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。
15 用verilog/vhdl寫一個(gè)fifo控制器
包括空，滿，半滿信號(hào)。
16 用verilog/vddl檢測(cè)stream中的特定字符串
分狀態(tài)用狀態(tài)機(jī)寫。
17 用mos管搭出一個(gè)二輸入與非門。
18 集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。
19 名詞IRQ,BIOS,USB,VHDL,SDR
IRQ: Interrupt ReQuest
BIOS: Basic Input Output System
USB: Universal Serial Bus
VHDL: VHIC Hardware Description Language
SDR: Single Data Rate
20 unix 命令cp -r, rm,uname
21 用波形表示D觸發(fā)器的功能
22 寫異步D觸發(fā)器的verilog module
module dff8(clk , reset, d, q);
input clk;
input reset;
input d;
output q;
reg q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
23 What is PC Chipset?
芯片組(Chipset)是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為北橋芯片和南橋芯片。北橋芯片提供對(duì)CPU的類型和主頻、內(nèi)存的類型和最大容量、ISA/PCI/AGP插槽、ECC糾錯(cuò)等支持。南橋芯片則提供對(duì)KBC(鍵盤控制器)、RTC(實(shí)時(shí)時(shí)鐘控制器)、USB(通用串行總線)、Ultra DMA/33(66)EIDE數(shù)據(jù)傳輸方式和ACPI(高級(jí)能源管理)等的支持。其中北橋芯片起著主導(dǎo)性的作用，也稱為主橋(Host Bridge)。
除了最通用的南北橋結(jié)構(gòu)外，目前芯片組正向更高級(jí)的加速集線架構(gòu)發(fā)展，Intel的8xx系列芯片組就是這類芯片組的代表，它將一些子系統(tǒng)如IDE接口、音效、MODEM和USB直接接入主芯片，能夠提供比PCI總線寬一倍的帶寬，達(dá)到了266MB/s。
24 用傳輸門和反向器搭一個(gè)邊沿觸發(fā)器
25 畫狀態(tài)機(jī)，接受1，2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢
今天去參加筆試,題目1:如果有一個(gè)硬件系統(tǒng)需要你來設(shè)計(jì),你會(huì)如何考慮?
題目2:設(shè)計(jì)硬件系統(tǒng)的時(shí)候如何考慮電路的穩(wěn)定性?
我答了幾句話,面試管說合格的電子工程師應(yīng)該很清楚如何回答,一條 ...
說說自己一點(diǎn)粗淺的認(rèn)識(shí)：
對(duì)題目1：
首先考慮功能
1。分析系統(tǒng)的設(shè)計(jì)需求，復(fù)雜的系統(tǒng)可以通過matlab建模等方法分析系統(tǒng)的關(guān)鍵性能參數(shù)
2。查閱資料參考已有設(shè)計(jì)，將自己需要設(shè)計(jì)的目標(biāo)系統(tǒng)的性能指標(biāo)與參考設(shè)計(jì)相比較，多參考能實(shí)現(xiàn)系統(tǒng)功能而且又比較普遍采用的方案來開展自己的設(shè)計(jì)。
3。系統(tǒng)功能模塊的劃分和實(shí)現(xiàn)方式的確定。一般的設(shè)計(jì)思路按照信號(hào)的處理流程來劃分，先將射頻前端模擬部分和數(shù)字電路部分分開。如果數(shù)字信號(hào)處理的流程較為復(fù)雜需要再一次對(duì)數(shù)字部分進(jìn)行劃分。劃分的依據(jù)首先是實(shí)時(shí)性。實(shí)時(shí)性強(qiáng)的部分需要選擇嵌入式的處理器如arm，powerpc等來實(shí)現(xiàn)。實(shí)時(shí)性弱的部分可以考慮將數(shù)據(jù)導(dǎo)入計(jì)算機(jī)進(jìn)行處理(可以降低成本)。其次的依據(jù)是對(duì)數(shù)據(jù)的處理速度、延遲和算法復(fù)雜程度，如果數(shù)據(jù)的處理速度較低，延遲可以較大，算法較為簡(jiǎn)單的話可以考慮采用單片機(jī)來實(shí)現(xiàn)。如果處理速度較高，延遲較小，算法復(fù)雜程度較高的話可以考慮采用dsp器件來實(shí)現(xiàn)。如果處理速度很高，延遲很小，算法較為復(fù)雜，那么可以考慮采用FPGA或者專用的asic來實(shí)現(xiàn)。
4。 其次考慮性能和成本
在3的基礎(chǔ)上，將電路板的制作費(fèi)用，購(gòu)買芯片的費(fèi)用、需要投入的人力物力，產(chǎn)品的研發(fā)時(shí)間
和調(diào)試時(shí)間、產(chǎn)品的功耗和穩(wěn)定性等等綜合考慮，充分權(quán)衡性能和成本， 適當(dāng)調(diào)整步驟3的分配。
5。作出合理的工程計(jì)劃，協(xié)調(diào)小組成員合作完成系統(tǒng)的設(shè)計(jì)和研發(fā)。
硬件工程師基礎(chǔ)知識(shí)(zz)
硬件工程師基礎(chǔ)知識(shí)
目的：基于實(shí)際經(jīng)驗(yàn)與實(shí)際項(xiàng)目詳細(xì)理解并掌握成為合格的硬件工程師的最基本知識(shí)。
1) ;基本設(shè)計(jì)規(guī)范
2) ;CPU基本知識(shí)、架構(gòu)、性能及選型指導(dǎo)
3) ;MOTOROLA公司的PowerPC系列基本知識(shí)、性能詳解及選型指導(dǎo)
4) ;網(wǎng)絡(luò)處理器(INTEL、MOTOROLA、IBM)的基本知識(shí)、架構(gòu)、性能及選型
5) ;常用總線的基本知識(shí)、性能詳解
6) ;各種存儲(chǔ)器的詳細(xì)性能介紹、設(shè)計(jì)要點(diǎn)及選型
7) ;Datacom、Telecom領(lǐng)域常用物理層接口芯片基本知識(shí)，性能、設(shè)計(jì)要點(diǎn)及選型
8) ;常用器件選型要點(diǎn)與精華
9) ;FPGA、CPLD、EPLD的詳細(xì)性能介紹、設(shè)計(jì)要點(diǎn)及選型指導(dǎo)
10) ;VHDL和Verilog ;HDL介紹
11) ;網(wǎng)絡(luò)基礎(chǔ)
12) ;國(guó)內(nèi)大型通信設(shè)備公司硬件研究開發(fā)流程;
二.最流行的EDA工具指導(dǎo)
熟練掌握并使用業(yè)界最新、最流行的專業(yè)設(shè)計(jì)工具
1) ;Innoveda公司的ViewDraw，PowerPCB，Cam350
2) ;CADENCE公司的OrCad， ;Allegro，Spectra
3) ;Altera公司的MAX+PLUS ;II
4) ;學(xué)習(xí)熟練使用VIEWDRAW、ORCAD、POWERPCB、SPECCTRA、ALLEGRO、CAM350、MAX+PLUS ;II、ISE、FOUNDATION等工具;
5) ;XILINX公司的FOUNDATION、ISE
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